Desain dengan state yang tidak terpakai

Sebuah rangkaian dengan flip-flop m akan 2m state. Ada saat ketika suatu rangkaian urutan dapat menggunakan kurang dari jumlah maksimum state. Menyatakan ada tidak digunakan dalam menetapkan rangkaian sekuensial tidak tercantum dalam state table. Ketika menyederhanakan fungsi masukan untuk flip-flop, state bekas dapat diperlakukan sebagai kondisi don’t care.

Mempertimbangkan state table ditampilkan dalam 6.14. ada lima state yang tercantum dalam tabel: 001010011100, dan 101. Tiga lainnya menyatakan, 000.110, dan 111, tidak digunakan. Ketika sebuah input 0 atau 1 adalah termasuk state ini tidak terpakai, kita memperoleh enam minterms: 0,1,12,13,14, dan 15. Kombinasi ini enam biner tidak tercantum dalam tabel di bawah kondisi sekarang dan input yang diperlakukan sebagai kondisi don’t care.

State table diperpanjang menjadi sebuah tabel eksitasi dengan flip-flop RS. Kondisi masukan flip-flop berasal dari state ini dan nilai-nilai state berikutnya dari state table. Karena RS flip-flop digunakan, kita perlu mengacu 6.10(a) tabel kebenaran untuk kondisi eksitasi dari jenis flip-flop.

Tiga flip-flop diberi nama variabel
A, B, dan C. variabel input x dan variabel keluaran y. Tabel eksitasi rangkaian menyediakan semua informasi yang dibutuhkan untuk desain rangkaian sekuensial.

Bagian sirkuit kombinasional dari sirkuit sekuensial disederhanakan dalam peta karnaugh. 6,29. ada tujuh peta dalam diagram. Enam peta adalah untuk menyederhanakan fungsi masukan untuk tiga RS flip-flop. Peta ketujuh adalah menyederhanakan output y. setiap peta memiliki enam X dalam kuadrat tidak peduli minterms 0,1,2,13,14, dan 15.

Kondisi don’t care dalam peta berasal dari X un kolom input flip-flop dari tabel. Fungsi disederhanakan terdaftar di bawah setiap peta. Diagram logika yang diperoleh dari fungsi Boolean ditunjukkan pada gambar 6-30.

Salah satu faktor diabaikan sampai titik ini dalam desain adalah keadaan awal dari rangkaian sekuensial. Bila daya pertama kali diaktifkan pada sistem digital, kita tidak tahu apa state flip-flop akan menetap. Ini adalah adat untuk memberikan masukan master-ulang yang tujuannya sinyal diterapkan ke semua flip-flop asynchronously sebelum operasi clock awal. Dalam kebanyakan kasus, flip-flop dihapus ke 0 oleh sinyal master reset, tapi beberapa mungkin di set ke 1. Sebagai contoh, rangkaian ara 6,30 awalnya mungkin akan diatur ulang ke keadaan ABC = 001, 000 karena state bukan state yang valid untuk sirkuit ini.

Tetapi bagaimana jika rangkaian tidak diatur ulang ke keadaan awal yang valid? Atau lebih buruk lagi bagaimana jika, karena sinyal suara atau karena alasan lain yang tidak terduga, sirkuit menemukan diri dalam satu state tidak sahnya? Dalam hal ini, kita perlu memastikan bahwa sirkuit akhirnya masuk ke salah satu state bagian yang valid sehingga dapat melanjutkan pengoperasian normal. Jika tidak, jika rangkaian urutan bersirkulasi antara state yang tidak valid, tidak akan ada cara untuk membawa kembali ke urutan yang dimaksudkan state transition. Meskipun seseorang dapat berasumsi bahwa kondisi ini tidak diinginkan tidak seharusnya terjadi, seorang desainer hati-hati harus memastikan bahwa situasi ini tidak pernah terjadi.

Hal ini dinyatakan sebelumnya yang menyatakan tidak terpakai dalam rangkaian urutan dapat dianggap sebagai kondisi don’t care. Setelah sirkuit dirancang, flip-flop m di dalam sistem dapat berada dalam salah satu dari 2^m state yang mungkin. Jika beberapa state ini diambil sebagai kondisi tidak peduli, sirkuit harus diselidiki untuk menentukan dampak dari state yang tidak terpakai. State berikutnya dari state-state tidak valid dapat ditentukan dari analisis rangkaian. Dalam kasus apapun, itu selalu bijaksana untuk menganalisis rangkaian yang diperoleh dari desain untuk memastikan bahwa tidak ada kesalahan yang dilakukan selama proses desain.